晶背供電技術的DTCO設計方案

【作者： imec】

一些晶片大廠近期宣布在其邏輯晶片的開發藍圖中導入晶背供電網路（BSPDN）。比利時微電子研究中心（imec）於本文攜手矽智財公司Arm，介紹一種展示特定晶背供電網路設計的設計技術協同優化（DTCO）方案，其中採用了奈米矽穿孔及埋入式電源軌來進行晶背佈線。他們展示如何在高效能運算應用充分發揮該晶背供電網路的潛力，並介紹在標準單元進行晶背連接的其它設計選擇，探察晶背直接供電方案所能發揮的最大微縮潛能。

長久以來，訊號處理與供電網路都在矽晶圓正面進行，晶背供電技術打破了這種傳統，把整個配電網路都移到晶圓背面。矽穿孔直接讓電力從晶背傳輸到晶圓正面，電子就不用經過那些在晶片正面且結構日益複雜的後段製程堆疊。

晶背供電技術：改變新一代邏輯晶片規則

晶背供電網路（BSPDN）的目標是減緩邏輯晶片正面在後段製程所面臨的壅塞問題，而且還能透過設計技術協同優化（DTCO），在標準單元實現更有效率的導線設計，進而協助縮小邏輯標準單元的尺寸。晶片系統也可望因此受惠，系統級（system level）逐漸受到功率密度增加和供應電壓猛降（IR壓降遽增）的影響。

由於晶背供電技術的導線能採用更大尺寸與更小電阻的設計，晶背供電網路據信能大幅降低晶片的IR壓降。這將方便設計人員把穩壓器與電晶體之間的功率損失控制在10%以下。利用晶圓接合技術，還有望實現像是邏輯與記憶體堆疊等3D系統單晶片的設計。

晶背供電網路的特定應用：奈米矽穿孔連通至埋入式電源軌

晶背供電網路帶給晶片製造一些全新的製程步驟及整合挑戰，包含像是基板極薄化、微米或奈米矽穿孔製程、晶圓背面與正面對準，以及晶背製程帶給前端製程主動元件的影響。這些整合流程和各自帶來的挑戰都在一篇E. Beyne等人受邀於2023年IEEE國際超大型積體電路技術研討會（VLSI Symposium）發表的論文中進行探討。

利用上述製程步驟，imec在2022年IEEE國際超大型積體電路技術研討會（VLSI Symposium）上以實驗展示了一種特定的晶背供電網路（BSPDN）設計，也就是搭配埋入式電源軌（BPR）的晶背供電技術。埋入式電源軌是一種深嵌在晶片前段製程的垂直導線，與標準單元平行。

利用這些電源軌，imec能把微縮化的FinFET元件連接到晶圓的正面與背面。電源經由深度為320奈米的奈米矽穿孔從晶背傳輸至間距僅200奈米的埋入式電源軌，還能毫不佔用標準單元的空間。晶背製程也並未損害到FinFET元件的前端性能。

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