新加坡IME：以異質整合先進封裝技術推動AI及HPC的運算大未來
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李淑蓮╱北美智權報 編輯部
在生成式人工智慧與高效能運算（HPC）快速演進的今日，過往依賴單一大晶片的處理方式，已難以滿足對運算量與能耗效率的雙重需求。隨著摩爾定律進入平緩期，全球半導體產業開始尋找全新架構，而「異質整合」與「多晶粒互連技術」正是在這波轉型中，扮演關鍵角色的技術突破。
新加坡微電子研究院（IME）異質整合部門主管Vempati Srinivasa Rao 於「2025異質整合藍圖第8屆年會」(2025 Heterogeneous Integration Roadmap (HIR) 8th Annual Conference) 壓軸演出，發表了 “Interconnect Technologies for Multi-Chiplet Heterogeneous Integration” 報告 (下稱《報告 》)。《報告 》 指出，未來要實現Zettascale等級的AI與HPC處理效能，一個封裝構件中可能需要容納超過一兆個晶體管。這意味著傳統單晶片設計必須讓位給由多顆小晶粒（chiplets）所組成的大規模系統級封裝，而晶粒之間的互連方式，將直接影響系統的頻寬、延遲、功耗與可靠性。
這類多晶粒系統封裝平台主要包括三大形式。其一為2.5D的中介層（interposer）設計，透過高密度的再配線層（RDL）來完成訊號傳輸；其二是3D堆疊封裝，藉由晶圓對晶圓（W2W）或晶粒對晶圓（C2W）等先進堆疊技術，實現垂直整合；第三則是共封裝光學（Co-Packaged Optics, CPO）技術，將高速光學元件直接整合於封裝中，支援25.6Tbps以上的高速互連 (如圖1所示)。
然而，要實現這樣的高密度系統，所面臨的製程與可靠性挑戰也前所未有。以高密度RDL為例，線寬與線距都已進入微米甚至亞微米級別，若再加上多層設計，會導致表面高低差過大，影響後續堆疊良率。IME提出嵌埋式銅再配線（Damascene Cu RDL）製程，搭配乾蝕刻通孔技術來提升精準度與可靠性。
在晶粒鍵結部分，錫微凸塊技術的尺寸也急遽縮小，從15微米以下進入8微米甚至5微米的級距。這種尺度下，傳統的助焊劑與錫料會導致金屬間化合物（Intermetallic Compounds, IMC）快速擴張，進而影響電性與機械強度。IME因此研發無助焊劑的封裝技術 (Flux-less bonding)，並導入新型NiFe障壁材料來控制IMC生長。
更進一步的「銅對銅混合鍵結」（Cu-Cu Hybrid Bonding），則是實現0.5微米以下線距的關鍵。這類技術需克服晶圓翹曲與表面粗糙等精密挑戰，IME目前已可達成高良率鍵結，並計畫在2025年前進一步實現0.25微米的製程節點。
3D堆疊方面，IME已完成四層晶圓堆疊技術驗證，並正朝向12層晶粒堆疊邁進。在這個過程中，從晶粒間隙填充（IDGF）到晶圓背研翹曲控制，乃至TSV穿矽通孔填鍍一致性，都是設計成功與否的關鍵因素。為了提升堆疊品質，IME建立了完整的製程模擬與失效分析系統，並針對不同堆疊厚度提供自動化光學檢測解決方案。
除了電互連技術外，IME也積極投入共封裝光學（CPO）的研發。透過將光學收發器整合至封裝內部，訊號轉換將可於晶粒鄰近處完成，大幅減少延遲與功耗。他們目前開發出兩種CPO平台：一種是基於Fan-Out (扇出) 封裝，提供最高12.8Tbps頻寬，每bit能耗約為5pJ；另一種則是採用Hybrid bonding (混合鍵合) 製程，可達25.6Tbps以上頻寬，能耗進一步降至2pJ/bit，並相容UCIe等未來標準。
Vempati Srinivasa Rao指出，IME作為東南亞最先進的半導體封裝研究單位之一，自1991年成立以來，已與全球逾百家晶圓廠、IC設計公司與封裝材料商合作。其實驗平台包含300mm製程設備、各式多層封裝模組、與實際產品測試模擬，是學界與業界橋接的重要節點。
如IME簡報最後所說：「Multi-Chiplet Heterogeneous Integration is a Must-Have Toolbox」。要讓AI與HPC不再受限於晶片的疆界，就必須從封裝與互連技術根本革新。從銅線到光波、從鍵結到冷卻，異質整合正為未來的智慧運算鋪設一條關鍵的技術高速公路。
資料來源：
- “Interconnect Technologies for Multi-Chiplet Heterogeneous Integration” ,Srinivas Vempati, Institute of Microelectronics (IME) Singapore.
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