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異質整合藍圖第22章:2D、3D封裝架構之互連技術發展

※如欲轉載本文,請與北美智權報聯絡

淑蓮╱北美智權報 編輯部

隨著人們在封裝技術上對異質整合 (Heterogeneous Integration,HI) 的需求與日俱增,有專家認為需要以簡單且一致的方式描述封裝架構及其互連功能,也就是說標準化。由IEEE電子封裝學會 (EPS) 發佈的《異質整合藍圖》(Heterogeneous Integration Roadmap,HIR)共有23章,除了第一章概觀外,其餘22章分別就不同的技術及應用,深入介紹異質整合封裝不同領域的進程,各章節會不定時更新。 今年4月HIR更新了第22章《2D、3D封裝架構之互連技術》,此一章節有兩個主要目標:(1) 定義和擴展封裝架構的標準化術語,涵蓋並明確劃分 2D 和 3D1 結構;(2) 定義和擴展推動這些架構中實體互連發展的關鍵指標。

在過去 50 年,摩爾定律為矽微縮和不同 IP(智慧財產權)電路的同質 SoC(系統單晶片)整合提供了範本,推動了微電子產業的發展。展望未來,異質整合HI 透過封裝和微系統的物理、電氣、熱和熱機械屬性的變化而實現,讓摩爾定律日益完備,以提供功能性改進。現存及新的先進封裝架構是維持和促進微電子產業成長的主要推動因素,這些架構支援新穎的異質 SiP(系統級封裝)配置,以實最佳性價比的微電子系統。近年來市面已出現許多使用先進異質整合封裝的產品,證明了該領域的重要性。

從歷史上看,同質整合封裝的主要目的是為晶片提供機械保護、矽特徵的空間轉換、面積縮放、低寄生功率傳輸、高效功率去除以及低損耗、高頻寬訊號傳輸。同質 SoC封裝的創新,重點在於實現矽尺寸縮放、功耗、性能和延遲的同時,能最大限度提高摩爾定律帶來的性能機會。當主要關注焦點放在同質整合時,MCP(多晶片封裝)主要用於縮短上市時間和滿足關鍵的異質整合需求(例如 DRAM 整合)。

當今的產業趨勢表明,由於有添加多樣化的功能的需求(通常透過來自多個不同供應商的矽節點上的不同IP 來實現)、提高矽產量彈性以及對快速上市時間的持續需求,市場上對異質整合的需求不斷增長。此外,如今(大部分)使用先進封裝基板的小巧型異質整合次系統可實現更大的晶片面積。 2D 和 3D 封裝架構是很理想的異質整合平台,因為它們在小巧尺寸的元件之間提供短、高能源效率、高頻寬的連接。隨著頻寬的增加,傳輸資料的功耗和傳輸延遲時間的影響,都會因先進的2D和3D互連而使路徑變得比較短。

現今的異質整合封裝技術有以下優點:

● 使用不同的通訊協定提供高能效、高頻寬封裝內 IO Links

● 支援多種封裝外 IO 協定

● 為單端和差別性封裝內和封裝外訊號提供雜訊隔離

● 管理不斷增長的冷卻需求

● 支援複雜的電力傳輸架構

● 從高效能伺服器到靈活的可穿戴電子產品,滿足不同應用的功能性、外形尺寸和重量限制

● 滿足不同細分市場及應用的廣泛可靠性要求

● 提供具有成本效益、高精度和快速轉動的組裝,以滿足快速生產需求

在這方面,異質整合與同質整合的封裝不同,因為複雜性增加,並且更加重視封裝頻寬。使用先進封裝開發產● 品需要採用整合方法,涉及與產品架構工程師、系統架構工程師、製程工程師、材料工程師和可靠度工程師的協同合作,以及對各種架構的基本熱、機械、電氣和材料特性的詳細了解。

2D 和 3D 架構的融合命名框架

如前文所述,此次章節更新有兩個目的:定義並推廣封裝架構的標準化命名法,涵蓋並明確劃分。目前,2D和3D 結構之間有許多中間定義,稱為 2.xD 架構。代表廣泛產業、學術界和顧問的路線圖制定工作的專家一致認為,目前的命名法(例如 2.1D、2.3D、2.5D 架構)沒有共同的理性基礎,且需要提供基於一組共同假設的綜合分類架構。

(1) 2D架構被定義為一種架構,其中兩個或多個主動矽元件並排放置在一個封裝上,並在封裝上互連。如果互連是「增強型」,即具有比主流有機封裝更高的互連密度,並且是使用有機介質實現的,則該架構可進一步細分為2DO (2D Organic)架構,相同的,如果增強型架構使用無機介質(例如矽/玻璃/陶瓷中介層或橋),該架構進一步細分為 2DS 架構。包含傳統 2D架構(通常是在傳統有機封裝上附著2 個或更多裸晶覆晶)之上的增強功能的架構則被稱為 2.x 架構,以強調其特殊性。由於這些術語沒有任何特定的技術基礎,因此撰寫HIR 第22章的專家建議將它們都廣泛地歸類為增強架構。

(2) 3D 架構被定義為一種架構,其中兩個或多個主動矽元件無需封裝即可堆疊和互連。

圖 1. 描述 2D 和 3D 架構融合命名框架的示意圖;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024 備註:圖中的 2D 和 2DO Chip Last 原理圖之間的差異在於晶片間連結的互連密度。 後者透過更精細的線路和空間以及尺寸較小的通孔和通孔焊盤提高了互連密度。在 2DS 影像中,灰色用於矽(或玻璃)
圖 1. 描述 2D 和 3D 架構融合命名框架的示意圖;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024 備註:圖中的 2D 和 2DO Chip Last 原理圖之間的差異在於晶片間連結的互連密度。 後者透過更精細的線路和空間以及尺寸較小的通孔和通孔焊盤提高了互連密度。在 2DS 影像中,灰色用於矽(或玻璃)

互連命名法

封裝互連可分為:

(a) 裸晶間互連:堆疊裸晶之間的互連,用於 3D 堆疊中多顆裸晶間的垂直連接。這些可以使用創建這些互連的過程進一步細分,這可能導致不同的物理屬性,例如使用以下方式建立的裸晶互連:

a. 晶圓到晶圓 (W2W) 連接製程(晶圓可以重構,例如 rW2rW 或 W2rW)

b. 裸晶到晶圓 (D2W) 連接製程(晶圓可以重構,即 D2rW)

C. 裸晶 - 裸晶 (D2D) 連接製程

(b) 封裝上裸晶互連:即 2D 和 2D 增強互連:封裝內裸晶(和/或裸晶堆疊/預封裝裸晶)之間的互連,以實現橫向連接。

(c) 裸晶到封裝互連:裸晶和封裝之間的互連(圖 2),通常稱為第一級互連 (First Level Interconnect, FLI)。

圖2. 顯示裸晶封裝互連之示意圖;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024
圖2. 顯示裸晶封裝互連之示意圖;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024

圖 2 中的示意圖僅顯示了區域陣列互連。引線互連也是重要的裸晶到封裝互連。另一個關鍵指標是面陣面互連的覆晶封裝間距。表 1 顯示了傳統覆晶封裝間距的連續7年趨勢。鑑於變化的速度是平坦的,並且更精細的凸塊間距的實用性受到基板內特徵尺寸(線/空間、通孔焊盤等)的限制,可以合理地假設2D覆晶封裝間距將保持在最小範圍為90μm(不包括2D增強型和3D架構中可用的細間距縮放)。

表 1. 晶片封裝互連間距路線圖;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024
表 1. 晶片封裝互連間距路線圖;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024

(d) 封裝內互連:封裝內的互連,可實現兩個或多個裸晶之間的橫向連接。

(e) 封裝到板互連:封裝與下一級(通常是主機板)之間的互連稱為第二級互連 (Second Level Interconnect, SLI)。 SLI 連接可以是插座式連接,也可以是球柵陣列 (BGA) 連接,並且可以與封裝佈線結合使用。 2015年的ITRS路線圖對插座接腳數的預測可參考表2a。到目前為止,引腳數量呈指數增長。雖然 2015年時的ITRS 預測是對成本績效細分市場的合理推論 (表 2b 顯示了微小變化),但對於高效能細分市場而言,2021年之後明顯低於預測。圖3顯示了高效能細分市場的更新預測。由於異質整合,特別是隨著人工智慧和資料中心應用程式的增長,預計在高效能運算領域的引腳數將繼續呈指數級增長,需要高頻寬記憶體和I/O 訊號,預計在2030年底之前將有超過15,000引腳。

表 2a. 2015 年 ITRS 的插座接腳數預測;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024
表 2a. 2015 年 ITRS 的插座接腳數預測;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024

表 2b:性價比和高效能細分市場中插座引腳數的更新預測;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024
表 2b:性價比和高效能細分市場中插座引腳數的更新預測;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024

圖3. 到2030年之高效能運算插座引腳的歷史成長預計;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024
圖3. 到2030年之高效能運算插座引腳的歷史成長預計;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024

如前所述,封裝外頻寬、電氣通道速度和 ASIC IO 繼續穩定擴展,除了引腳數的變化之外,還應該開發能夠最大限度減少訊號損失的插座結構。

(f) POP(Package-on-Package,疊層封裝)互連:PoP 結構允許使用外圍封裝互連(也稱為垂直互連,VI),將封裝放置在其他封裝的頂部。它通常用於在邏輯上堆疊記憶體封裝,以建立緊密小巧的外形尺寸。

VI 間距(即頂部和底部封裝之間的互連間距)和封裝的整體高度是此架構的兩個關鍵特徵。目前還沒有方法來為這些架構制定路線圖,表3列出了最先進的間距和封裝高度及其預期的變化,以取代此類路線圖。

表 3:PoP 架構的最先進間距和封裝高度及其預期目標;資料來源:TechSearch International
表 3:PoP 架構的最先進間距和封裝高度及其預期目標;資料來源:TechSearch International

關鍵指標

● 設計屬性

這一環節主要講的是實現每一代頻寬 (BW) 加倍所需的物理屬性和訊號速度。

※ 2D 和 2D 增強型架構的周邊互連(見圖 1)

封裝的關鍵作用是提供實體互連。描述這些互連功能的兩個設計指標是線性溢出密度(linear escape density)和區域溢出密度(linear escape density)。這兩個指標如圖 4A 所示。請注意,透過將兩者相乘,可以將這兩者合併為一個指標(圖 4B)。其他研究者也描述了相同的指標。

圖 4A. 兩個關鍵物理設計屬性;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024 備註:兩個關鍵物理設計屬性:(a) IO/mm(晶片邊緣)-線性溢出密度; (b) IO/mm2(晶片)-區域溢出密度。請注意,這裡的IO 指的是物理凸塊和電線
圖 4A. 兩個關鍵物理設計屬性;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024 備註:兩個關鍵物理設計屬性:(a) IO/mm(晶片邊緣)-線性溢出密度; (b) IO/mm2(晶片)-區域溢出密度。請注意,這裡的IO 指的是物理凸塊和電線

圖4B:兩個關鍵物理設計屬性;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024 備註:兩個關鍵物理設計屬性:(a) IO/mm(裸晶邊緣)-線性溢出密度和(b) IO/mm2(裸晶) -區域溢出密度,相乘即可建立單一3D 互連密度(3DID) )。 請注意,這裡的術語 IO 指的是物理凸塊和電線(感謝:台積電)
圖4B:兩個關鍵物理設計屬性;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024 備註:兩個關鍵物理設計屬性:(a) IO/mm(裸晶邊緣)-線性溢出密度和(b) IO/mm2(裸晶) -區域溢出密度,相乘即可建立單一3D 互連密度(3DID) )。 請注意,這裡的術語 IO 指的是物理凸塊和電線(感謝:台積電)

※ 3D 架構的區域互連(見圖 1)

表 4:同時使用焊接和混合互連的 3D 架構的實體 IO 擴展路線圖;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024
表 4:同時使用焊接和混合互連的 3D 架構的實體 IO 擴展路線圖;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024

● 訊號完整性屬性

※ 2D 和 2D 增強型架構的訊號完整性屬性

隨著世代規模的擴大,前面所描述的短高密度互連變得越來越以 RC 為主。互連電感預計會對通道性能產生次要影響。

※ 區域互連

極短面積垂直互連的訊號完整性性能由其電容決定。隨著世代擴展,它們的電阻和電感預計將對通道性能產生二次影響。

※ 電力傳輸屬性:2D 和 3D 架構的區域互連

微處理器的主要功耗來自核心而不是 IO 域。因此,用來表示互連擴展的代數不一定與計算核心的功耗相關。因此,要根據時間調整電力傳輸目標。表5反映了預計的需求,封裝工程師將面臨挑戰,需要探索新材料和架構來提供電容和載流能力。要指出的是,隨著HI 的增加,預計將更加關注功率傳輸,包括(1) 封裝和晶片上IVR 集成的激增,(2) 嵌入式電感器和電容器取代和/或補充一些新興架構中的板級組件,(3) 隨著「異質整合」在單一封裝上的不斷增加,對更精細的電力傳輸的需求日益增加和迫切,以及封裝中電源軌的升級, (4) 加速了垂直領域的驅動因素封裝中的功率傳輸架構,最後,(5) 即將到來的背面功率傳輸對 2nm 節點及更高節點晶片的影響。在這種背景下,將會出現對分立被動元件的驅動,並輔以更多整合式被動元件。

表 5. 2D、增強型 2D 和 3D 架構的供電屬性 (電力傳輸屬性與架構無關);圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024
表 5. 2D、增強型 2D 和 3D 架構的供電屬性 (電力傳輸屬性與架構無關);圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024

不同封裝架構回顧

表6. 文獻中的應用範例,作為不同包裝架構和製程/材料屬性的函數;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024  艱難的挑戰
表6. 文獻中的應用範例,作為不同包裝架構和製程/材料屬性的函數;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024 艱難的挑戰

艱難的挑戰

高 IO/mm 值是透過使用矽後端技術創建細而緊密的電線來實現的(圖 4)。此路線圖預測了增加密度的需求,即減小線間距。當與提高訊號速度結合時,由於線路間距減小而導致串擾增加,因此人們會更加擔心訊號品質;封裝界將面臨開發解決方案的挑戰,以最大限度減少對訊號完整性的影響,並提供具有更高功效的實體連結。

圖 5:針對不同接線功能的技術;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024 備註:L為線的寬度,單位為μm,S是線間的最小間距,單位為μm;半線節距為(L+S)/2。  使用矽後端佈線的技術可以實現大於1000的佈線密度,且L&S≤0.5μm。
圖 5:針對不同接線功能的技術;圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22: Interconnects for 2D and 3D Architectures, April 2024 備註:L為線的寬度,單位為μm,S是線間的最小間距,單位為μm;半線節距為(L+S)/2。  使用矽後端佈線的技術可以實現大於1000的佈線密度,且L&S≤0.5μm。

預計針對使用基於焊料和非焊料的方法來實現超細間距 2D 增強型和 3D 架構的新型組裝技術有更大需求。堆疊晶片架構的主要挑戰將繼續存在於細間距分類/測試、熱管理、供電網路開發、設計流程協同優化、線上流程控制和大批量設備準備方面。

資料來源:

1. Heterogeneous Integration Roadmap 2024 Edition, Chapter 22:Interconnects for 2D and 3D Architectures, April 2024

作者:李淑蓮
現任:北美智權報總編輯
學歷:文化大學新聞研究所
經歷:北美智權報主編

半導體科技雜誌(SST-Taiwan)總編輯

CompuTrade International總編輯

日本電波新聞 (Dempa Shinbun) 駐海外記者

日經亞洲電子雜誌 (台灣版) 編輯

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