台積電CoPoS登板 3大紅利族群現身

【文／吳旻蓁】

隨著AI算力需求狂飆，晶片面積不斷放大，傳統12吋晶圓封裝逐步逼近極限，台積電CoPoS浮上檯面，成為產業高度關注的下一世代解決方案。同時，這場從「圓」走向「方」的轉變，也將帶來製程、設備與材料體系的全面重構，相關供應鏈迎接新一波需求浪潮。

近年來，隨著摩爾定律逐漸走到極限，半導體產業的發展重心也逐步從單純的奈米製程微縮，朝向先進封裝技術的突破。而隨著雲端服務供應商對大型語言模型的訓練需求不斷升級，ＡＩ加速器晶片的設計趨勢，不可逆地朝向整合更多的運算核心與更高容量的高頻寬記憶體（ＨＢＭ）發展。在這樣的架構演進之下，單一晶片的效能提升已逐漸受限，如何在封裝層級實現高密度互連與系統整合，成為推動運算能力持續擴展的關鍵。

在這樣的背景下，CoWoS（Chip-on-Wafer-on-Substrate）成為目前最具代表性的先進封裝技術之一。從結構上來看，CoWoS可拆解為兩個關鍵階段，首先是CoW（Chip-on-Wafer），即將多顆晶片（如GPU/HBM）以微凸塊（micro-bump）方式貼裝於矽中介層（silicon interposer）之上；其次是WoS（Wafer-on-Substrate），即將完成互連的整體晶圓結構再貼裝至封裝基板（通常為ＡＢＦ）。透過這樣的分層整合方式，CoWoS能在矽中介層上實現遠高於傳統基板的佈線密度，使邏輯晶片與記憶體之間可建立大量且高速的訊號通道。

從圓到方　封裝平台大轉變

這種架構的核心價值，在於將原本受限於單一晶片尺寸與I/O數量的系統，透過中介層整合為一個高頻寬、低延遲的模組。特別是在ＡＩ與高效能運算應用中，ＨＢＭ與運算晶片之間往往需要數千條以上的訊號連接，CoWoS所提供的高密度ＲＤＬ能力，使其成為目前最成熟且已大規模量產的解決方案。然而，這樣的設計也伴隨著結構性的限制。首先，矽中介層受限於晶圓尺寸與光罩大小，使得封裝面積的擴展能力有限。其次，矽製程本身的成本與產能瓶頸，在ＡＩ需求快速成長的背景下愈發凸顯。此外，ＡＢＦ基板的供應與尺寸限制，也進一步壓縮了整體封裝系統的擴展空間。

在這樣的技術與產業壓力下，CoPoS（Chip-on-Panel-on-Substrate）應運而生，並被視為先進封裝架構的一個重要演化方向。其最關鍵的變化在於製程平台的轉移，即由傳統以圓形晶圓為核心的製造體系，轉向以方形面板為基礎的封裝方式。將中介層改為方形面板ＲＤＬ的核心優勢，在於其可顯著放大單次製程的處理面積。相較於三○○毫米（mm）的晶圓，目前面板ＲＤＬ主要研發尺寸包括310×310毫米、515×510毫米或750×620毫米等三大規格，使單一批次可同時製作更多封裝單元，從而降低單位成本。

也就是說，方形面板在排版上的利用率較高，可從圓形的六五％利用面積，跳升至方形的九五％，有效減少邊緣浪費，對於大尺寸ＡＩ晶片尤其有利。以NVIDIA B200晶片為例，十二吋圓形晶圓僅能封裝四組，但若改在同尺寸的方形面板上，保守估計可封裝九至十六組。若以 510×515毫米的方形面板為例，其可放置空間是十二吋晶圓的四．五倍；若採用600×600毫米面板則為六倍，700×700毫米更可達八倍之多。

從技術角度來看，CoPoS並非簡單地將既有CoWoS製程放大至面板尺寸。其關鍵挑戰之一，在於如何以面板級ＲＤＬ取代矽中介層所提供的高密度互連能力。在CoWoS中，矽中介層可實現約5～8μm等級的線寬與線距，而目前面板級製程多落在8到15μm，仍存在一定差距。這種差異直接影響I/O密度與訊號傳輸性能，特別是在ＨＢＭ與邏輯晶片之間需要大量高速通道的情境下更為明顯。因此，CoPoS的發展關鍵，在於持續推進面板ＲＤＬ的細線化能力，並透過設計優化彌補密度上的不足。

CoPoS成ＡＩ晶片產能瓶頸解方

除了互連密度之外，製程精度與材料穩定性也是面板級封裝的重要挑戰。面板多採用有機材料，其熱膨脹係數高於矽，在多層製程與溫度循環中容易產生翹曲（warpage）。當面板尺寸增加時，這種變形效應會進一步放大，影響曝光對位精度，進而限制最小線寬與通孔尺寸。相較之下，晶圓製程在對位控制與材料穩定性方面已高度成熟。因此，CoPoS的實現需要仰賴高精度面板曝光設備、低ＣＴＥ材料，以及更嚴格的製程控制技術。

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